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使用Stratix II FPGA可以生成频率远高于200MHz的时钟输出吗？ （高达400或500MHz）如果是这样，我怎样才能做到这一点？ 我使用PLL从100MHz时钟产生200MHz，这似乎有效。但是将PLL转换为250MHz将使TimeQuest时序分析器报告慢速模型中PLL的负设置松弛。所以我想知道是否有更好的方法来生成这样的高频时钟输出......