标签： fpga xilinx virtex
我需要在基于1.333 MHz输入时钟引脚的Virtex-6 Xilinx FPGA中生成内部64 MHz时钟信号。 如果我在ISE工具中使用时钟发生器向导，它只允许输入时钟频率低至10 MHz。如何将1.33 MHz时钟输入用作MMCM的时钟源？