从100 MHz产生VHDL 1000 MHz时钟

Question

在VHDL中可以从100 MHz生成1000 MHz时钟吗？ 我想创建一个1ns的计数器，而我的fpga有一个100 MHz的时钟！

Answer 1

时钟生成通常是通过锁相环（PLL）或数字时钟管理器（DCM）完成的，在FPGA中可以将其用作专用的FPGA硬件资源。

如果您想扩展时钟，例如从100 MHz扩展到1000 MHz，那么您肯定需要使用专用的FPGA硬件资源才能获得稳定且易于管理的实现。

但是，对于任何通用逻辑（例如标准计数器）来说，1000 MHz的时钟很可能太快了。快速的时钟通常仅用于一些非常特殊的目的，例如在SERDES内部等。

因此，您可能必须考虑采用其他方法来实现所需的功能。