VHDL 33.3 Mhz时钟由50 Mhz时钟产生

Question

是否可以用VHDL中的50Mhz时钟生成33.3Mhz时钟？如果是这样，怎么样？ 非常感谢 丹尼

除此之外......在Qsys中制作PLL是什么，PLL中始终包含的“rst”和配置PLL时可选择的异步“rst”之间的区别是什么？

Answer 1

没有。就像Brian在他的评论中所说的那样（实际上可以回答）只是实例化一个具有33.3MHz clk输出的PLL模块。

注意：您的50MHz和33.3MHz时钟现在将位于不同的时钟域。因此，当信号在它们之间穿过时要特别小心。我将从谷歌搜索同步器;）

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