我有一个Spartan-6 / ISE设计，我正在生成8位数据@ 70MHz，以便为赛普拉斯FX3 USB3控制器的FIFO供电。我还生成一个70MHz的o / p时钟和/ WR选通，将数据输入USB控制器。 70MHz是将140MHz系统时钟减半，在一个过程中除以2，而不是使用DPLL，尽管140MHz系统时钟是使用DPLL产生的。
我想确保8位数据符合设置和放大器的要求。保持USB控制器的时间要求，虽然数据，o / p时钟和/ WR都来自140MHz，但我并不关心它们与它的关系。我真正关心的是确保设置和安装。保留数据和时间/ WR w.r.t 70MHz o / p时钟在USB控制器限制范围内。
我的问题是：如何在FPGA输出之间指定时序约束而不是w.r.t.内部系统时钟？
由于 戴夫