Question

回复：修改

我能够解决这个问题并继续使用我编写的测试平台来模拟波形，遗憾的是我的主函数没有生成波形。

My Testbench：

const

我的输出波形是几个zzzz（好像我的代码无聊执行）。我检查了测试平台的输出，它很好，但对我的main函数来说同样如此。输出波不是应该的。我的测试平台或从我的测试平台到主要的值的解析是错误的吗？

TIA。

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我正在尝试使用Verilog HDL执行GCD功能，我正在使用一种简单的算法来执行此操作。但是，在执行过程中，我一直遇到许多错误。

我的代码：

`timescale 1ns/1ps
module gcd_test();

reg [15:0] a,b;
reg clk, rst;

gcd uut(a,b,clk,rst);

initial begin

rst = 1;
a = 16'b0000000000001100;
b = 16'b0000000000000011;

end

initial begin
rst = 0;
end

always begin
#50
clk = 0;
#50
clk = 1;
end


endmodule

错误（10170）：文本附近的gcd.v（85）处的Verilog HDL语法错误＆＃34; ENDCASE＆＃34 ;;期待＆＃34;结束＆＃34;

或者

错误（10163）：gcd.v上的Verilog HDL错误（53）：非法名称＆＃34; lastend＆＃34;   用于表达
  错误（10163）：gcd.v上的Verilog HDL错误（66）：   非法名称＆＃34; lastend＆＃34;在表达中使用

在代码附加一个额外的结尾。

另外，我已经回溯了代码，似乎发现所有代码都以适当的结尾开始。

任何建议都非常有用。

Answer 1

这个开头：

        comp: //status 2
                begin

似乎没有匹配的结尾。

Verilog GCD执行错误

1 个答案: