Verilog语法错误

Question

  

接近“（”：语法错误，意外'（'，期待'）'。

我不知道为什么会出错。

//P[0]------------------------------------------ 
//Y[0], A[0], B[0]  
    and32bit and_inst0(.Y(s0), .A(MCND), .B(32{MPLR[1]}));
    and32bit and_inst1(.Y({s1,LO[0]}), .A(MCND), .B(32{MPLR[0]}));
//(Y[0], w[0], A[0], B[0], CI)
    rc_add_32 fa0(.Y({s2,LO[1]}), .CO({s1,co}), .A(s0), .B({s1, LO[0]}), .CI(1'b0));

Answer 1

复制运算符中存在错误，即32{MPLR[1]}。此运算符的正确语法如下所示：

{n{m}} //Replicate value m, n times

如您所见，需要两个{}括号。在您的代码中，它将是{32{MPLR[1]}}和{32{MPLR[0]}}。