异步FIFO代码建议 - VHDL

Question

我发现的所有代码都会产生一些错误。我的FPGA制造商FIFO当我尝试读取和写入的同时它会在模拟中产生问题，而且我无法修改它或适应另一个FPGA。

有人可以建议我用VHDL编写一个已编写的异步FIFO（2时钟FIFO）代码，可能已经没有问题了吗？

我需要用2个不同的时钟同时读写的可能性。

Answer 1

我们的PoC Library有一个名为PoC.fifo.ic_got的跨时钟FIFO。 （ic =独立时钟）

可以配置此FIFO的大小和宽度。您也可以选择使用LUT-RAM或BlockRAM / altsyncram进行合成。根据所选的供应商设置，它将使用特定于设备的代码来改进进位链映射或以其他方式使用通用描述。

此FIFO需要PoC库中的其他模块和包，如PoC.utils，PoC.mem.ocram.*或PoC.arith.counter_gray。

这个FIFO在几个设备上进行了测试：

• Altera：Cyclone III，Startix-II / IV
• Xilinx：Spartan-3，Virtex-5/6/7，Kintex-7

随意在其他设备上进行测试：）。