Question

是否可以创建一个元素的宽度增加的数组。例如，假设X是一个包含10个元素的数组;

X（0）是std_logic_vector（3 downto 0）
X（1）是std_logic_vector（4 downto 0）
...
X（9）是std_logic_vector（12 downto 0）

Answer 1

根据您的要求，没有解决方案可以解决您的问题，但除了Morten的回答之外，我还会尝试提供另一种解决方案。

我会用你的例子： X是一个包含10个元素的数组，每个元素的长度从4增加到13。

我的解决方案将所有向量放入一个1维向量中，并通过函数简化对位的访问。以下几行尝试介绍这些位的组织方式。

--bit 84              bit 19      bit 13       bit 8       bit 4       bit 0
[X(9)(12..0)]...[X(4)(7..0)][X(3)(6..0)][X(2)(5..0)][X(1)(4..0)][X(0)(3..0)]

<强>步骤分步：

创建一个INTEGER（T_INTVEC）矢量或更多约束的NATURALs矢量（T_NATVEC）。
```
type T_NATVEC is array (NATURAL range <>) of NATURAL;
```

创建此类型的实例并使用数组长度填充它。

constant MY_BITS : T_NATVEC := (
  0 => 4,
  1 => 5,
  [...]
  9 => 13
);

或使用函数计算它：

function generateVectorLengths return T_NATVEC is
  constant Count        : NATURAL              := 10;
  constant Startlength  : NATURAL              := 4;
  variable Result : T_NATVEC(0 to Count - 1);
begin
  for i in 0 to Count - 1 loop
    Result(i) := StartLength + i;
  end loop;
  return Result;
end function;

constant MY_BITS : T_NATVEC := generateVectorLengths;

创建一些辅助函数：

求和所有向量长度

function isum(vec : T_NATVEC) return NATURAL is
  variable Result : NATURAL := 0;
begin
  for i in vec'range loop
    Result := Result + vec(i);
  end loop;
  return Result;
end function;

获取嵌入向量的上限

function low(VectorBits : T_POSVEC; index : NATURAL) return NATURAL is
  variable pos : NATURAL := 0;
begin
  for i in VectorBits'low to index - 1 loop
    pos := pos + VectorBits(i);
  end loop;
  return pos;
end function;

获取嵌入向量的下限

function high(VectorBits : T_POSVEC; index : NATURAL) return NATURAL is
  variable pos : NATURAL := 0;
begin
  for i in lenvec'low to index loop
    pos := pos + VectorBits(i);
  end loop;
  return pos - 1;
end function;

获取整个嵌入向量

function getSubvector(vector : STD_LOGIC_VECTOR; VectorBits : T_POSVEC; index : NATURAL) return STD_LOGIC_VECTOR is
begin
  return vector(high(VectorBit, index) downto low(VectorBit, index));
end function;

将子矢量分配给大矢量

 procedure assignSubVector(signal slm : out T_SLM; slv : STD_LOGIC_VECTOR; constant VectorBits : T_POSVEC; constant index : NATURAL) is
 begin
    for i in slv'range loop
      slm(high(VectorBit, index) downto low(VectorBit, index)) <= slv;
    end loop;
 end procedure;

所以现在你可以使用这个函数创建一个这样的一维向量：

signal Vector_1 : STD_LOGIC_VECTOR(isum(MY_BITS) - 1 downto 0)  := (others => 'Z');
-- initialize this vector with 'Z'; this is needed for simulation!

您可以使用具有高低功能的向量或使用forlast辅助函数（参见函数getSubvector）。

signal Vector_X3 : STD_LOGIC_VECTOR(MY_BITS(3) - 1 downto 0);
...
Vector_X3 <= getSubvector(My_Vector, MY_BITS, 3);

最后，您可以使用assignSubVector将矢量指定给大的：

signal Vector_X4 : STD_LOGIC_VECTOR(MY_BITS(4) - 1 downto 0);
...
assignSubvector(My_Vector, Vector_X4, MY_BITS, 4);

如果你发现有趣的向量和矩阵的这些位移动和扭曲函数，这里是complete file：）。

Answer 2

不，VHDL数组中的所有元素都相同，因此如果元素为std_logic_vector，则宽度（长度）相同。

但是在综合中，如果你声明具有最大所需长度的元素，然后只是不使用某些元素的高位，那么任何体面的综合工具都会减少实现中的实际大小。

如果您的问题仅与模拟有关，那么您可以向std_logic_vector声明一组访问类型（指针），然后指向的std_logic_vectors可以具有不同的长度。

创建一个通用数组，其元素的宽度在VHDL中增加

2 个答案: