我是使用VHDL的新手，并且遇到了我的项目问题。我试图让FPGA从一种通信协议转换为另一种通信协议，为此，能够在转换之前存储（希望是多个）数据包。
在我尝试将这些数据存储到数组中之前，很快就会发现它在FPGA上占用了太多空间。因此，我一直在寻找一种方法将数据存储在SP605板上的DDR3 ram上（http://www.xilinx.com/support/documentation/boards_and_kits/xtp067_sp605_schematics.pdf，第9页）。但是我无法找到有关如何从中写入或读取数据的说明。我试图在每个时钟周期存储一个8位std_logic_vector以便以后访问。
有人可以告诉我如何继续吗？
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Xilinx提供IP核生成器。此IP目录包含一个内存接口生成器（MIG），它生成一个IP内核以访问不同的内存类型。为DDR3配置此核心。
在VHDL中编写DDR3控制器不是初学者的项目，即使对于经验丰富的设计师也是如此。 状态机简单且众所周知，但校准逻辑非常昂贵。
您应该考虑缓存或突发读/写技术，因为在每个周期都无法访问DDR内存。