我想在vhdl中为两个输入命令两个信号

Question

我想为一个输入（tick）提供两个信号（overflow1和set1）。

counter2 : counter
generic map (border => 5, width => 4)
port map (RST => RST,
       tick => overflow1 [...] set1, -- overflow1 and set1 are these signals  
   enable => SW0,
       x => count2,
   overflow => overflow2);  

所以我想填补那里的空白。我希望你能理解我的问题。 感谢

Answer 1

假设tick是输入端口，overflow1和set1是std_logic，那么在VHDL-2008中你可以overflow1 or set1。

在之前的VHDL版本中，如VHDL-2002及之前，您必须制作内部临时信号，如temp <= overflow1 or set1，并使用它来驱动端口。