我生成了Xilinx aurora8b10b通道核心。与核心一起，有模拟的工作示例和宏（simulate_mti.do）。当我执行宏编译核心时，但在波形查看器中不会出现信号（错误：#No signal匹配）。
我手动编译核心并执行这个宏：
set XILINX $env(XILINX)
# Create and map a work directory
vlib work
vmap work work
vsim -L secureip -L unisims_ver -t ps aurora_example.EXAMPLE_TB aurora_example.glbl - voptargs="+acc" -GUSE_CHIPSCOPE=0
view wave
#do mti_wave.do
onerror {resume}
quietly WaveActivateNextPane {} 0
add wave -noupdate -divider {aurora_8b10b_v5_2 Core 1}
add wave -noupdate -divider {Core 1 LocalLink TX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_EOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_DST_RDY_N
add wave -noupdate -divider {Core 1 LocalLink RX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_EOF_N
add wave -noupdate -divider {Core 1 Error Detection Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/HARD_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/SOFT_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/FRAME_ERR
add wave -noupdate -divider {Core 1 Status Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/CHANNEL_UP
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/LANE_UP
add wave -noupdate -divider {Core 1 Clock Compensation Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/WARN_CC
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/DO_CC
add wave -noupdate -divider {Core 1 System Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/clock_module_i/PLL_NOT_LOCKED
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RESET
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/POWER_DOWN
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_OUT_CLK
add wave -noupdate -divider {Frame Checker Error Count for Core 1 }
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/ERR_COUNT
add wave -noupdate -divider {aurora_8b10b_v5_2 Core 2}
add wave -noupdate -divider {Core 2 LocalLink TX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_EOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_DST_RDY_N
add wave -noupdate -divider {Core 2 LocalLink RX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_EOF_N
add wave -noupdate -divider {Core 2 Error Detection Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/HARD_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/SOFT_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/FRAME_ERR
add wave -noupdate -divider {Core 2 Status Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/CHANNEL_UP
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/LANE_UP
add wave -noupdate -divider {Core 2 Clock Compensation Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/WARN_CC
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/DO_CC
add wave -noupdate -divider {Core 2 System Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/clock_module_i/PLL_NOT_LOCKED
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RESET
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/POWER_DOWN
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_OUT_CLK
add wave -noupdate -divider {Frame Checker Error Count for Core 2 }
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_2_i/ERR_COUNT
TreeUpdate [SetDefaultTree]
WaveRestoreZoom {0 ps} {26705705 ps}
configure wave -namecolwidth 273
configure wave -valuecolwidth 37
configure wave -justifyvalue left
configure wave -signalnamewidth 1
configure wave -snapdistance 10
configure wave -datasetprefix 0
configure wave -rowmargin 4
configure wave -childrowmargin 2
run -all
日志：
wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
# No signals matching
wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_D
# No signals matching
等
我使用了verilog，Active-HDL 9.1 Expert（混合语言），ISE 13.2 COREgen，Xilinx Virtex-5，Standart Waveform Viewer。
我连接了以下库： unisims_ver，unisim，unimacro，VIRTEX5，xilinxcorelib，xilinxcorelib_ver，secureip
Verilog优化禁用。 生成数据到高级数据流启用。 设计对象的访问 - 除了＆＃34之外的所有启用;限制读访问仅设计顶级信号＆＃34;
我在Xilinx.com上阅读了很多信息，但没有找到答案。
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我找到了一个很好的解决方案来解决这个问题 - 使用ISE WebPack和ISim.I创建了新项目，连接了核心，测试平台，开始模拟，一切正常（在Active-HDL中没有很多设置）。