有一个简单的测试平台,如:
entity tb is
end entity;
architecture syn of tb is
signal show : boolean;
begin
show <= TRUE after 10 ns;
end architecture;
ModelSim GUI允许使用Tcl脚本进行模拟和波形查看 &#34; all.do&#34;用:
vlib pit
vcom -work pit tb.vhd
vsim pit.tb
add wave sim:/tb/show
run 20 ns
ModelSim GUI控制台中的do all.do
将在何处创建库,编译,加载tb模型并显示波形:
如何为类似的模拟制作类似的简单Tcl脚本 使用Aldec Active-HDL模拟器?
答案 0 :(得分:4)
用于Tcl的Aldec Active-HDL文档对于如何使用Tcl非常模糊 来自GUI,但有足够的时间进行反复试验给出了积极的结果。
似乎需要创建具有设计的工作区,其中a 还创建了工作库,然后可以编译设计文件 图书馆。
为Active-HDL生成的Tcl脚本是:
workspace create pit # Create workspace namded "pit" and open this
design create -a pit . # Create design named "pit" with "pit" library as work and add to workspace
acom $DSN/../tb.vhd # Compile "tb.vhd" file with location relative to workspace
asim work.tb # Load simulator from work library
add wave /tb/show # Add wave "show" to waveform
run 20 ns # Simulate 20 ns
这将给出波形: