Verilog简单的cpu不起作用

Question

我正在尝试使用verilog创建一个简单的cpu，但我不能。 我使用logisim电路作为起点。

Answer 1

要调试Verilog代码问题，您需要创建测试平台激励代码并运行模拟。

您链接的图表太难阅读。由于您没有提供任何子模块，因此没有人可以编译您的代码。您没有描述您获得的输出以及它与您的预期有何不同。

将问题分解为更小的部分并开始逐个调试。

Answer 2

您只使用阻止分配，这可能会导致顺序逻辑出现问题。如果这是Xilinx FPGA，则有coding guidelines。正如工具所说，你需要制作一个测试平台并模拟你的设计。