Verilog中简单的CPU设计

Question

我正在尝试使用一个wire变量来保存其他模块的输出并将其作为另一个模块的输入提供。在尝试最初从测试台更改其值时，它显示如下所述的错误。这里 tb.v 是测试平台文件的名称。

  

tb.v：39：错误：a不是TB中的有效l值    tb.v：4：错误：a在此声明为wire。精心制作期间出现1个错误。

任何人都可以告诉我，我做错了什么？

Answer 1

使用您的测试平台控制module2输出由module1输出或测试平台驱动的时间。

reg tb_in, tb_drive;
wire out1;
wire in2 = (tb_drive) ? tb_in : out1;
mod1 mod1 (out1);
mod2 mod2 (in2);