Question

有没有办法告诉ISE将我的VHDL / Verilog代码合成到仅由查找表组成的组合电路中？我想避免技术原理图中的多路复用器，乘法器等...并且不介意因为这种偏好而没有优化（具有许多组件而非最佳）版本。

感谢SOCommunity！

Answer 1

有办法做到这一点。查看XST用户指南，了解控制要避免使用的原语的开关：

或：

取决于您的目标架构。

例如，要避免使用DSP块：

-use_dsp48 no

为避免自动打包到BRAM中，请使用：

-auto_bram_packing no

此开关也很有用：

-slice_utilization_ratio

和其他人一样。

我可以方便地查看可用的开关，并在我的网站上解释它们的作用：

（点击“编辑”，然后点击“更多选项......”）

我希望这会有所帮助。

Answer 2

在Xilinx中，您可以使用语言模板来实现此目的。选择您正在使用的设备，并检查LUT和其他组件的可用类型。您可以在设计中单独实例化这些LUT。

您可能必须在XST属性中关闭“合成期间的优化”选项才能使其正常工作。