Xilinx ISE中的VHDL代码错误

Question

我正在尝试在Xilinx ISE中编写1位比较器VHDL代码。

代码中没有错误，但是当我尝试创建原理图符号时，出现了这个错误：

  

错误：G:/eq/eq.sym未更新。设置＆＃39;覆盖现有符号＆＃39; process属性，用于覆盖现有符号文件。

我该怎么做才能解决这个问题？

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity eq is
  port (
    i0 : in  STD_LOGIC;
    i1 : in  STD_LOGIC;
    eq : out STD_LOGIC);
end eq;

architecture sop_arch of eq is
  signal P0 , p1: std_logic;
begin
  eq <= P0 or p1;
  p0 <= ( not i0) and ( not i1);
  p1 <= i0 and i1;
end sop_arch;