我怎么知道我的代码是否是Synthesizable？ [Verilog的]

Question

在使用自顶向下方法设计verilog电路时，我可以从电路的行为开始，然后在每个模块中定义细节，以构建可合成的结构电路。 但是我怎么知道我的代码是否可以合成？ 在verilog中是否有任何指导可用于支持综合？

Answer 1

有一个'标准'，IEEE 1364.1但正如Martin指出的那样，每个工具都支持它想要的任何东西。如果您需要免费资源，我建议Xilinx XST User Guide。

此外，结构verilog通常意味着您正在创建靠近网表的描述，并且在这种情况下您将使用的构造是可合成的构造的一小部分。

Answer 2

阅读您将要使用的任何综合工具附带的文档。这将向您展示您可以做什么 - 有时您需要编写代码才能获得预期的结果。

最终，没有什么可以击败的经验 - 定期运行你的合成器代码（或它的一小部分），看看工具产生了什么。