在ASIC中可以初始合成吗？

Question

我还没有尝试过自己的综合，但如果有人能帮忙快速回答，那将非常感激。

对于常规RAM，我看到人们在他们的Verilog中这样做，但我被告知初始化不能在Synopsys Design Compiler中合成，我想知道工具之间是否存在差异。或者这仅适用于内存初始化。

initial begin
    for (count=0;count<2048;count=count+1) RAM[count]=0;
end

这是专门针对ASIC而非FPGA或Xilinx。提前谢谢！

Answer 1

不，它只能用于模拟目的。 Synopsys Design Compiler不会合成initial块，而是会抛出以下警告。

  

忽略初始块中的语句。