Verilog中的综合错误

Question

我正在尝试在verilog中实现FatICA算法。我已经编写了整个代码，直到模拟它没有显示错误，但是当我尝试合成代码时，它会给出一个错误，指出“”;“期待而不是”。“”

我正在使用四个浮点模块进行算术运算，并且在计算之间使用for循环生成了1000个sum，sqrt ...等实例。以下是生成的代码

genvar s;

generate
    for(s=1;s<=4000;s=(s+1))

    begin:cov_mul_ins 
            Float32Mul cov_mul  (.CLK(clk),
                        .nRST(1'b1),
                        .leftArg(dummy_14),
                        .rightArg(dummy_15),
                        .loadArgs(1'b1)
                        );
    end
endgenerate

现在我使用Dot运算符

访问各个实例

 for(d=1;d<=2;d=(d+1))

begin
   for(e=1;e<=2;e=(e+1))
    begin
       for(c=1;c<=1000;c=(c+1))
          begin
        if((d==1)&&(e==1))
            begin
            dummy_14=centered_data_copy[d][c];
            dummy_15=Parent.centered_data_float_trans[c][e];

        #10 ***cov_mul_ins[c].cov_mul***(.CLK(clk),
                             .nRST(1'b1),
                             .leftArg(dummy_14),
                             .rightArg(dummy_15),
                             .loadArgs(1'b1),
                             .product(cov_temp[c][1])
                             );

如果有人能指出我正在制作的错误，我将不胜感激。谢谢！

Answer 1

Answer 2