Modelsim仿真卡在0ps

Question

我是一名本科生，最近正在从事数字系统设计课程。在使用modelsim进行仿真时，我遇到了一个问题，即我的系统某些部分的测试平台无法正常工作，使用modelsim进行的仿真始终停留在0ps。 1.我的笔记本电脑实际上正在努力工作，但是模拟仍然停留在0ps。未检测到错误。 2，HDL是VerilogHDL，软件是QuatusPrime Lite 18.0 3.我检查了所有verilogHDL文件，没有syndax错误。编译成功，我的设计在real_life FPGA上运行良好。

Answer 1

许多编码错误都可能导致这种行为。最简单的是忘记将敏感度事件控件放在always块中。

always // @(*) or @(posedge clk) missing
    begin
     ...
    end

这将导致延迟循环为0。测试台中的forever或while循环可能会引起类似的问题。

找到此循环的最佳方法是使用模拟器的交互式调试功能。尝试单步执行代码或设置断点。