我必须为以下实体架构设计编写VHDL代码：
使用以下信号开发“机器”： -时钟输入（100Mhz） -4条输入线（1位）称为：REQ0 ... REQ3 -4条输出线（1位）称为：GRANT0 ... GRANT3 -重置信号（输入）
机器在每个时钟上升沿检查输入线。 如果一条输入线为“高电平”（位1），则会在相应的GRANT线上设置高电平值。当相应的REQi线在时钟的上升沿或在8个（模块8计数器）时钟周期后，GRANTi线变为低电平。 如果同时有多条REQi线处于高电平，则只有一根GRANTi线可以变高（无论您想要什么线GRANTi），但不能将刚刚降低的线变高。
我希望文字清楚。我无法解决问题。