vivado：生成FPGA比特流后如何查看“引脚分配报告”？

Question

基本上，此问题与将verilog或vhdl的顶级IO映射到Xilinx FPGA的未使用引脚有关。

Xilinx的旧版FPGA编译器“ ISE”用于为您提供有关“引脚分配”的报告，一旦编译器完成生成要上传的FPGA二进制文件，编译器便可以将其映射到位文件。

但是，使用Xilinx的Vivado FPGA编译器，我不知道此报告的位置...

有人知道编译完成后在哪里可以找到报告，或者FPGA编译器实际映射到FPGA的引脚吗？

基本上，我希望看到Vivado接受了Xilinx约束文件中列出的IO，并能够完成将它们映射到Compiler输出bitteam文件中的FPGA引脚的过程。

Answer 1

如果在生成比特流后没有出现关于引脚的警告或错误，则Vivado接受了引脚分配。

您可以在Vivado中查看图钉：
 -通过左侧面板打开实施的设计
 -布局-> IO计划（在顶部栏上）