带有同步重置的递增计数器的系统Verilog代码计数到15，然后再次设置为零

Question

对于系统Verilog准则，此逻辑是否正确？

Widget

Answer 1

这就是我要怎么做。您可以免费获得自动换行行为。

logic [3:0] count;

always_ff (posedge clk) begin 
  if (!rst)
    count <= 4'b0000;
  else
    count <= count+1'b1;
end