Question

是否可以使用VHDL-2008层次结构引用/外部名称引用Verilog网络？ Questa Sim（10.6c）通过以下错误消息停止模拟：

vsim-8509：“ dut_i.my_net”的对象类“ SIGNAL”与所表示对象的“ net”类不同。

这是失败的VHDL代码：

library(tidyverse)
x <- paste(sort(rep(LETTERS[1:4], 3)), paste0(rep("#", 3), rep(11:13, 3)))
y <- paste(sort(rep(LETTERS[1:4], 2)), paste0(rep(1:2, 2), rep("/0", 2)))
mydf <- data_frame(Item = c(x, y))
#---------------------------------
mydf %>% 
  separate(Item, into = c("Item", "Size"), sep = " #(?=[0-9])| (?=[0-9])")
#> # A tibble: 20 x 2
#>    Item  Size 
#>    <chr> <chr>
#>  1 A     11   
#>  2 A     12   
#>  3 A     13   
#>  4 B     11   
#>  5 B     12   
#>  6 B     13   
#>  7 C     11   
#>  8 C     12   
#>  9 C     13   
#> 10 D     11   
#> 11 D     12   
#> 12 D     13   
#> 13 A     1/0  
#> 14 A     2/0  
#> 15 B     1/0  
#> 16 B     2/0  
#> 17 C     1/0  
#> 18 C     2/0  
#> 19 D     1/0  
#> 20 D     2/0

Answer 1

根据Questa用户手册：

Questa SIM支持IEEE 1076-2008标准“外部名称”语法允许您从VHDL到VHDL进行层次结构引用。目前，这些引用可以跨越Verilog边界，但是它们必须以VHDL开始和结束。

因此，答案是否定的。

Questa确实提供了一组 Signal Spy 过程，用于通过字符串名称访问您的Verilog信号。您还必须打开优化可见性以访问这些信号，因为直到运行时才对字符串进行解析。

VHDL-2008外部名称：参考verilog网络？

1 个答案: