在verilog testbench中实例化多架构vhdl enity

Question

我必须为vhdl中的设计开发verilog tb。该设计具有多个实体，每个实体具有多个体系结构。我想围绕每个实体开发一个verilog包装器，然后使用该包装器与测试平台进行通信。由于实体对于不同的测试用例具有不同的体系结构，因此每种测试用例都必须单独编译。这样做有更好的方法吗？有关uvm实现的任何建议吗？

Answer 1

这是特定于模拟器的。例如，对于ModelSim，您的Verilog TB可以实例化实体，实体/体系结构对或配置（这是您想要的）。如果精辟无法做到这一点，我会非常惊讶 - 查看你的手册。