我习惯用VHDL编程，我想知道在Verilog中用VHDL进行某些类型操作的“最佳”方法。我想这些问题中的每一个都可能是他们自己专注的问题，但我认为为人们收集这些问题会很好，只是为了在一个地方看到一堆Verilog示例，而不是分散在5个问题中。感谢。
以下是一些我希望了解最佳做法的示例：
替换他人：
我知道，对于Verilog中的信号分配，你可以这样做：
data <= 'b0;
这会将数据中的所有位分配为零，如果数据更改其宽度，它仍然有效。整洁的技巧，但是在实例化模块并将输入绑定到零时呢？ E.G。
Data_Module UUT
(
.Data(8'h00), //'b0 doesn't work here
替换属性：
编写灵活的代码很好，所以我喜欢根据泛型定义我的端口宽度，这样如果端口宽度改变了所有需要的是通用的快速更新，一切仍然有效。我经常有这样的VHDL代码：
signal some_data : std_logic_vector(g_DATA_WIDTH+g_GENERIC-1 downto 0);
signal some2 : std_logic_vector(some_data'length-1 downto 0);
-- OR I may have this:
left_bit <= some_data'left;
很长时间/ else链：
这个让我烦恼。最好的方法是设置组合总是阻止并在索引上使用case语句吗？这似乎是很多代码。使用?运算符会导致一些难以辨认的代码，所以我不想在/ else链时长时间执行此操作。
some_data <= X"01" when index = 0 else
X"04" when index = 1 else
X"02" when index = 2 else
X"F0";
断言：
如何在Verilog中触发modelsim断言？我经常在我的VHDL FIFO上使用这些来检查溢出/下溢情况。 E.G。
assert NOT_FIFO_OVERFLOW report "FIFO has overflowed, that's a bad thing" severity failure;
生成阻止：
在VHDL中，很高兴能够基于泛型生成代码块，或者如果不存在泛型则完全删除它。 E.G。
g_LFSR_3 : if g_Num_Bits = 3 generate
w_XNOR <= r_LFSR(3) xnor r_LFSR(2);
end generate g_LFSR_3;
g_LFSR_4 : if g_Num_Bits = 4 generate
w_XNOR <= r_LFSR(4) xnor r_LFSR(3);
end generate g_LFSR_4;
状态机枚举：
在Verilog中，我真的需要为每个州创建parameters吗？如果这是最好的方法，我会这样做，但似乎很多。我喜欢在VHDL中，您可以创建一个只包含每个状态的类型，然后创建该类型的状态机信号。
创建整数：
我常常有这样的代码：
signal Row_Count : integer range 0 to c_TOTAL_ROWS-1 := 0;
在Verilog中执行此操作的最佳方法是什么？我是否需要获取c_TOTAL_ROWS的日志基数2来查找它的最大宽度，然后根据此定义reg？这似乎很多工作。我相信默认情况下Verilog会创建32位整数，但如果我不需要，我不想生成额外的逻辑。我也喜欢这样，如果我超出预期的范围，我的Modelsim仿真就会崩溃。
答案 0 :(得分：2)
并非所有东西都可以直接翻译成Verilog。
'b0应该适用于端口拒绝。应该有编译警告，而不是错误。某些模拟器尝试向后兼容IEEE Std 1364-2005，其中'b0是推断的32'b0。根据IEEE Std 1364-2005＆amp; sect 3.5.1，这个32位最大限制似乎被删除了。模拟器可能落后于标准。如果模块端口实例化.Data('b0),导致编译错误，则它是模拟器限制。
SystemVerilog添加了填充常量'0，'1，'x和＆amp; 'z。 '0，'x，＆amp; 'z与IEEE标准1364-2005 'b0，'bx和＆amp; 'bz少一个角色。 'b1为{(N-1){1'b0},1'b1}，'1为{N{1'b1}}，其中N为目标向量/压缩数组的宽度。
非可以找到。
logic [g_DATA_WIDTH+g_GENERIC-1:0] some_data;
logic [$size(some_data)-1:0] some2;
logic [$bits(some_data)-1:0] some3; // or with $bits for vector
// OR I may have this:
left_bit <= some_data[$left(ome_data)];
some_data <= (index == 0) ? 'h01 :
(index == 1) ? 'h04 :
(index == 2) ? 'h02 :
'hF0 ;
功能上的工作，但在合成时可能无法提供最佳时间和区域。当某些合成器看到?:时，它们总会产生2比1的多路复用器;如果他们看到嵌套的?:链，它将创建一个2对1多路复用的链，即使是4到1多路复用器（或其他多路复用器类型）也可用。
打字多一点，但这应该会给出更好的结果（相同的功能）
case(index)
0 : some_data <= 'h01;
1 : some_data <= 'h04;
2 : some_data <= 'h02;
default : some_data <= 'hF0;
endcase
Verilog没有内置于语言中的断言。为checkers创建一些并不具有挑战性（例如，可以使用always块完成非重叠并发检查），但将错误标记到模拟器可能有点棘手。通常，全局错误计数器会增加失败，如果达到用户定义的错误限制，模拟将以$finish中止。可能有PLI / VPI解决方案或模拟器特定的东西。
SystemVerilog有两种主要类型的断言;并发和立即。立即存在于程序块内（即开始结束） 如：
optional_label : assert (NOT_FIFO_OVERFLOW) $error("FIFO has overflowed, that's a bad thing");
并发断言在模块作用域中运行，在程序块的外部。他们使用时钟参考。
optional_label : assert property (@(posedge clk) !$stable(fifo_ptr) |-> fifo_pt < FIFO_DEPTH) $error("FIFO has overflowed, that's a bad thing");
请参阅IEEE Std 1800-2012§16。断言以获取进一步的说明和示例。
注意 - 如果使用UVM，请使用`uvm_error代替$error
在Verilog的IEEE Std 1364-2001中添加了生成块。 generate - endgenerate实际上是可选的，但可以提供良好的视觉参考。请参阅IEEE Std 1800-2012§27。生成构造以获取完整的详细信息
generate
if (g_Num_Bits = 3) begin : g_LFSR_3
xnor (w_XNOR, r_LFSR[3], r_LFSR[2]);
end : g_LFSR_3
if (g_Num_Bits = 4) begin : g_LFSR_4
always @* begin
w_XNOR = ~{r_LFSR[4] ^ r_LFSR[3]};
end
end
endgenerate
注意：在此特定示例中，部分选择寻址也适用于Verilog / System Verilog：w_XNOR = ~^r_LFSR[g_Num_Bits-:2]; IEEE Std 1800-2012§11.5.1
如果需要使用名称而不是记忆索引，请在此处使用parameter。在一个语句中定义多个参数是合法的，但是标识符仍然需要定义它的值。
支持枚举。请参阅IEEE Std 1800-2012§6.19枚举
示例：
typedef enum logic [3:0] { IDLE=0, START, STAGE[4:6], BLAH, STAGE[3] } states_e;
states_e state, next_state;
相当于写作：
parameter [3:0] IDLE = 4'd0,
START = 4'd1,
STAGE4 = 4'd2,
STAGE5 = 4'd3,
STAGE6 = 4'd4,
BLAH = 4'd5,
STAGE0 = 4'd6,
STAGE1 = 4'd7,
STAGE2 = 4'd8;
使用IEEE Std 1364-2005（Verilog的最终版本）或IEEE Std 1800（SystemVerilog）使用reg [$clog2(c_TOTAL_ROWS)-1:0] Row_Count;
对于较旧的Verilog（IEEE Std 1364-1995和IEEE Std 1364-2001），创建自定义功能以查找日志库2的天花板。示例：
function interger ceiling_log2(input integer value);
interger local_copy;
local_copy = value;
ceiling_log2 = 0;
while(local_copy!=0) begin
ceiling_log2 = ceiling_log2 + 1;
local_copy = local_copy >> 1;
end
return ceiling_log2;
endfunction
reg [ceiling_log2(c_TOTAL_ROWS)-1:0] Row_Count;
注意：某些合成器可能有局限性