如何在Chisel中用ASIC单元替换组合存储器

Question

我正在尝试对Chisel编写的Rocket处理器进行ASIC综合。 它会自动生成* .conf和* .behave_srams.v文件。因此，我可以轻松地用ASIC SRAM替换SeqMem。但是，对于作为组合存储器的“ Mem”，总是更改为寄存器。如何用ASIC组合存储器或ASIC寄存器文件替换Mem？ 生成Verilog时是否有此选项？

Answer 1

不幸的是，当前流程仅支持替换SeqMems。扩展它以支持组合记忆会很好。当前，最好的选择就是直接在Chisel中将您的ASIC组合内存实例化为黑匣子。