Question

如何在编写Chisel代码时将复位信号添加到生成的Verilog代码中的灵敏度列表中，例如下面的D触发器代码：

val x = Reg(init = UInt(0, width = 1))
    x := io.D
    io.Q := x

将生成一个Verilog代码：

always @(posedge clk) begin
    if(reset) begin
      x <= 1'h0;
    end else begin
      x <= io_D;
    end
end

看到重置与时钟同步，如何编码Chisel来生成这样的东西：

always @(posedge clk or posedge reset) begin
    if(reset) begin
      x <= 1'h0;
    end else begin
      x <= io_D;
    end
end

其中复位信号在灵敏度列表中，因此是异步的。

修改正如chrisvp指出的还有另一个问题here和凿子用户谷歌小组here的讨论

Answer 1

此问题是How to generate an asynchronous reset verilog always blocks with chisel

的副本

如果确实需要，您可以考虑强制执行此操作，将{rst视为Chisel manual中描述的第二个时钟域，但我不建议这样做。

Answer 2

从Chisel 3.2.0开始，支持异步重置。示例代码可以通过以下方式实现：

import chisel3._
import chisel3.stage.ChiselStage

class Foo extends RawModule {
  val clk   = IO(Input(Clock()))
  val reset = IO(Input(AsyncReset()))
  val io    = IO(Input(new Bundle{ val D = UInt(1.W) }))
  val out   = IO(Output(Bool()))

  val x = withClockAndReset(clk, reset) { RegNext(io.D, init=0.U) }
  out := x
}

这将为寄存器x产生以下Verilog逻辑：

always @(posedge clk or posedge reset) begin
  if (reset) begin
    x <= 1'h0;
  end else begin
    x <= io_D;
  end
end

要使用同步重置，请将reset的类型从AsyncReset更改为Bool。

如何在凿子中编码异步复位

2 个答案: