Question

我想使用d触发器作为基本结构元素来创建移位寄存器。代码：

dff：

  module dff(d,q,clk,rst);

  input d,clk,rst;
  output reg q;

  always @(posedge clk)
     begin:dff_block
        if(rst==1'b1)
          q=1'b0;
        else
          q=d;
     end
  endmodule

移位寄存器：

  module shift_register(s1,d,clk,s0,q);
  parameter n=3;

  input  s1,clk;
  input [n:0] d;

  output s0;
  output [n:0] q;

  genvar i;

  assign d[3]=s1;


  generate
  for(i=0; i<=n; i=i+1)
     dff U1(.d(d[i]),.q(q[i]),.clk(clk));
  endgenerate

  assign q[3]=d[2];
  assign q[2]=d[1];
  assign q[1]=d[0];
  assign q[0]=s0;



  endmodule

测试台：

  module tb();

  parameter n=3;
  reg [n:0] d;
  reg s1,clk;

  wire [n:0] q;
  wire s0;


  shift_register UUT(.s1(s1),.d(d),.clk(clk),.q(q),.s0(s0));

  initial begin

  d=4'b0000;
  clk=0;
  end


always
begin:clok
#10 clk=~clk; s1=1;

end
endmodule

我认为测试台存在问题。我试图在clk = 1时为每＃10给出s1值，但再次无法正常工作。

这段代码没有给我q和s0的波形，我找不到错误的地方。有什么想法吗？

Answer 1

您的代码有几个问题。

q是dff的输出寄存器； q[i]作为q传递给dff。 q[i]语句中也分配了assign。因此，您采用了wire q[i]的倍增驱动，很有可能解析为x并且永不改变。您将I / O交换到某个地方。
您没有为s0分配任何内容，因此它不会改变并且不会产生任何波形。
在翻牌圈内的阻塞分配不会发挥任何作用，但是通常它们会导致不可预测的模拟结果。使用非阻塞。
那里的generate循环没有太大意义。您可以将完整的向量传递给dff，也可以将完整的向量抛牌。
似乎您对assign语句的方向感到困惑。它暗示了方向。 assign q[0] = s0;表示将s0的值分配给导线q[0]，反之亦然。

使用dff verilog的移位寄存器

1 个答案: