Question

想在以下Verilog移位寄存器代码上寻求帮助。我给出了以下代码，我的任务是将其转换为原理图形式。

module shift_register(
  output reg [9:0] out_q,
  input clk,
  input reset,
  input test,
  input in_cg,
  input in_sr);

always @(posedge clk or negedge reset) begin
  if (reset ==0) begin
    out_q <= 10'd0;
    end
  else if (test == 0) begin
    out_q <= {out_q[8:0], in_cg};
  end
  else begin
    out_q<={out_q[8:0],in_sr};
  end
end //end always

endmodule  //endmodule

我在这里附上了ShiftRegister草稿。有人请帮助验证这是正确的原理图手动＆＃34;合成＆＃34;来自Verilog RTL代码？谢谢。

Answer 1

你应该替换＆＃34;如果＆＃34;结束。到＆＃34;如果＆＃34;

，则结束

always @(posedge clk or negedge reset) begin
    if (reset ==0) begin
        out_q <= 10'd0;
    end else begin
        if (test == 0) begin
            out_q <= {out_q[8:0], in_cg};
        end else begin
            out_q<={out_q[8:0],in_sr};
        end
    end
end //end always

移位寄存器的Verilog

1 个答案: