Question

我想设计一个可变移位寄存器，如下所示向右移位：

module sr(N,int,out);

  input [2:0] N;
  input [7:0] in;
  output [7:0] out;

  assign out={N'b0,input[7,N]}

endmodule

但是，遗憾的是，verilog不允许这种写作。 N应该是不变的。关于如何从输入中获得移位迭代的任何想法？

Answer 1

如果in和out的大小确实固定为8位，这是一种简单的方法：

module sr(N, in, out);

  input  [2:0] N;
  input  [7:0] in;
  output [7:0] out;

  assign out = (N == 7) ? {7'b0, in[7:7]} : 
               (N == 6) ? {6'b0, in[7:6]} : 
               (N == 5) ? {5'b0, in[7:5]} : 
               (N == 4) ? {4'b0, in[7:4]} : 
               (N == 3) ? {3'b0, in[7:3]} : 
               (N == 2) ? {2'b0, in[7:2]} : 
               (N == 1) ? {1'b0, in[7:1]} : 
                                 in[7:0];

endmodule

这也可以使用always块内的case语句进行编码，如下所示：

  reg [7:0] out_reg;
  assign out = out_reg;

  always @(N or in) begin
    case (N)
      7 : out_reg <= {7'b0, in[7:7]};
      6 : out_reg <= {6'b0, in[7:6]};
      5 : out_reg <= {5'b0, in[7:5]};
      4 : out_reg <= {4'b0, in[7:4]};
      3 : out_reg <= {3'b0, in[7:3]};
      2 : out_reg <= {2'b0, in[7:2]};
      1 : out_reg <= {1'b0, in[7:1]};
      0 : out_reg <=        in[7:0];
    endcase
  end

如果您不想写出所有值，可以使用for循环。我不是合成工具如何处理这个问题的专家，但这个（或类似的东西）应该合成好。

  always @(N or in) begin
    for (i = 0; i < 8; i = i + 1) begin
      if (i+N < 8) begin
        out_reg[i] <= in[i+N];
      end else begin
        out_reg[i] <= 1'b0;
      end
    end
  end

使用循环编码它的一个优点是它不太容易出现剪切错误的拼写错误。

更重要的是，如果您想让模块支持输入和输出的通用位宽，您可以使用模块上的parameter和类似的循环进行分配。

Answer 2

Verilog有一个右移操作符，所以你只需写：

assign out = in >> N;

额外的位自动用零填充。

verilog中的可变移位寄存器

2 个答案: