是否有人可以衡量用SystemC编写的行为模型与用SystemVerilog编写的相同模型相比有多快？还是在建模同一件事时至少亲身经历了两者的相对仿真速度？
要澄清一下，这是针对高级系统仿真，其中模型是模拟行为的最小代码。它绝对不可合成。在System Verilog中，它将使用尽可能多的不可综合行为构造，以实现最大执行速度。关键是，我们要问的是某人所做的一次苹果与苹果的比较，他们试图同时做到这两种：保持高水平（不可合成），并使两种语言之间的代码尽可能接近等效。 / p>
如果他们说出使用的SystemVerilog环境以及每台机器在什么机器上运行，以便能够翻译，那就太好了。希望可以对各种各样的人有所帮助。
谢谢！
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像其他语言基准测试一样，一般也无法回答，因为它取决于多种因素，例如建模风格，编译器供应商和版本，编译选项。
还有一些工具可以将Verilog转换为C ++，并将C ++转换为Verilog。因此，您始终可以通过将一种语言转换为另一种语言来匹配模拟性能。
可以使用Verilator https://www.veripool.org/wiki/verilator
将Vererilog转换为C ++ / SystemC。也可以使用HLS（高级综合）将C ++ / SystemC转换为Verilog。