在模拟期间访问SystemVerilog代码

Question

我正在探索SystemVerilog并寻找在模拟过程中更改测试平台状态的可能性。显而易见的方法是强制信号，变量。还有其他方法吗？非常好的是可以停止模拟并从ModelSim控制台调用SystemVerilog函数（或类方法）。你知道办法吗？

Answer 1

从ModelSim 10.2开始，您可以使用call Tcl命令从命令行调用SystemVerilog函数或方法。

这仅用于调试。出于性能原因，您应该始终在SystemVerilog中编写测试平台，而不是Tcl。

Answer 2

许多模拟器，包括Modelsim都有一个强制命令，可以在模拟过程中为任何信号赋值。