SystemVerilog over vcs保存模拟状态和倒带

Question

我使用vcs在OVM上使用systemverilog运行测试平台。 我想在一些重置阶段之后保存我的模拟，然后在测试中或/和另一个测试平台返回它。这可以使用systemverilog cmds吗？

或者有没有办法使用vcs cmds做到这一点？ 感谢

Answer 1

是的，在vcs中有$save命令来保存会话。该命令需要放在设计中。

在你的情况下，你可以做这样的事情。

initial
begin
      reset = 1'b1; // Asserting Reset
  #10 reset = 1'b0; // Deasserting Reset
      $save ("reset_state.chk");
  //  Post reset data
end

这将在reset_state.chk文件中保存重置状态。