如何将SystemC模型与SystemVerilog连接？

Question

• 假设我们有一个十进制计数器的SystemC模型，我想使用SystemC模型验证SystemVerilog Counter RTL。我们如何在基于SV / UVM的测试平台中连接这两个，以便在它们之间进行通信。

Answer 1

Mentor开发了一个名为UVMConnect的免费软件包，专为您要求的应用程序而开发。见https://verificationacademy.com/topics/verification-methodology/uvm-connect。你需要一个支持SystemVerilog和SystemC一起模拟的模拟器，比如Questa。

Answer 2

如果您正在使用QuestaSim，我认为来自Mentor的UVM-connect是可行的方法。当我第一次使用它（4年前）时，它非常错误并且给出了我见过的最神秘的段错误。但是，在Mentor支持的帮助下，我设法克服了这些并完成了任务。它现在应该更稳定，但是如果你有问题，请不要犹豫与Mentor支持联系。他们非常敏感。

但是，如果您使用Cadence工具和/或电子语言，我认为Cadence的UVM-ML是一个更全面的解决方案。它允许您连接以任何语言组合（SV-SC，SV-e，SC-e）编写的组件，并且它具有更好的文档和示例。我知道它现在也兼容所有模拟器。您可以在此处找到它：http://forums.accellera.org/files/file/65-uvm-ml-open-architecture/

不确定Synopsis人员为他们的工具套件推荐了什么。也许使用它们的人可以提供更多相关信息。但我猜测UVM-ML和UVM-Connect都可以使用，因为他们的制造商声称它们是便携式的。

最后，如果您计划使用SystemC作为验证语言（非常不可能，只是为了多样性），有一种称为UVM-SystemC的东西，它基本上是用C ++编写的SV-UVM的克隆/ SystemC的。它目前处于alpha版本，并且缺少许多功能（寄存器建模，约束随机化，覆盖率收集等）。它感觉很像SV-UVM，如果你不能买得起商业模拟器许可证，我认为它是你在业余时间玩的好玩具。你可以在http://accellera.org/images/downloads/drafts-review/uvm-systemc-1.0-alpha1.tar.gz

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