Verilog原语

Question

我有一个简单的问题： 这两个之间有什么区别

1. 和（O1，输入1，输入2）;

2. 总是（O1或input1或input2）        和（O1，输入1，输入2）;

   我的问题是： 原语是否需要始终阻止？ 或者只要输出（O1）和输入（input1，input2）的值发生变化，就会被访问。

Answer 1

  

原语是否需要始终阻止？

没有！就像'assign'语句一样，它们不需要一个始终的部分。

事实上，如果您尝试过，则会遇到语法错误，因为您无法在always部分中实例化模块或基元。

_{此外，您永远不需要将输出O1放在敏感列表中。}