Verilog寄存器不能由原语或连续赋值驱动

Question

我想在像这样的测试平台上使用模块：

reg [31:0] OutputVal;
reg [15:0] InputVal;

签署签名扩展器（InputVal，OutputVal）;

当我编译时，我得到了错误 错误：reg OutputVal;不能由原语或连续分配驱动。
有什么建议吗？

Answer 1

变化：

reg [31:0] OutputVal;

为：

wire [31:0] OutputVal;