Yosys中的原始人

Question

我正在使用YOSYS将Verilog转换为BLIF。输入是一个电路（L_0_0），它只包含not，和/或原语和一些行为锁存代码。

Here is my Verilog code

我使用的命令是：

> read_verilog <file>
> proc; opt; memory; opt; techmap; opt;
> write_blif <file>

输出文件包含$ _DFF_PN0_作为没有.model的.subckt，因此当我将此文件输入MVSIS时，它会忽略所有子标记。

如何将此子电路映射到其他工具所知的位置？

.model L_0_0
.inputs clk rst ce ins
.outputs outs
.names $false
.names $true
1
.names $undef
.names outs r_out_1_0 ce $0\outs[0:0]
1-0 1
-11 1
.names r_out_2_0 w_out_2_0 ce $0\r_out_2_0[0:0]
1-0 1
-11 1
.names r_out_1_0 w_out_1_0 ce $0\r_out_1_0[0:0]
1-0 1
-11 1
.names r_out_0_0 w_out_0_0 ce $0\r_out_0_0[0:0]
1-0 1
-11 1
.subckt $_DFF_PN0_ C=clk D=$0\outs[0:0] Q=outs R=rst
.subckt $_DFF_PN0_ C=clk D=$0\r_out_0_0[0:0] Q=r_out_0_0 R=rst
.subckt $_DFF_PN0_ C=clk D=$0\r_out_1_0[0:0] Q=r_out_1_0 R=rst
.subckt $_DFF_PN0_ C=clk D=$0\r_out_2_0[0:0] Q=r_out_2_0 R=rst
.names r_out_0_0 r_out_1_0 w_out_0_0
1- 1
-1 1
.names r_out_2_0 r_out_2_0 w_out_1_0
1- 1
-1 1
.names r_out_0_0 ins w_out_2_0
1- 1
-1 1
.names r_out_0_0 w_in_0_0
1 1
.names r_out_1_0 w_in_0_1
1 1
.names r_out_2_0 w_in_1_0
1 1
.names r_out_2_0 w_in_1_1
1 1
.names r_out_0_0 w_in_2_0
1 1
.names ins w_in_2_1
1 1
.end

同步重置的新输出如下。 Verilog输出端口全部连接，似乎它们也以BLIF连接。

# Generated by Yosys 0.7 (git sha1 61f6811, i686-w64-mingw32.static-gcc 4.9.3 -Os)

.model L_0_0
.inputs clk rst ins
.outputs outs
.names $false
.names $true
1
.names $undef
.names r_out_0_0 $false rst $0\outs[0:0]
1-0 1
-11 1
.names w_out_1_0 $false rst $0\r_out_1_0[0:0]
1-0 1
-11 1
.names w_out_0_0 $false rst $0\r_out_0_0[0:0]
1-0 1
-11 1
.latch $0\outs[0:0] outs re clk 2
.latch $0\r_out_0_0[0:0] r_out_0_0 re clk 2
.latch $0\r_out_1_0[0:0] r_out_1_0 re clk 2
.names r_out_0_0 r_out_1_0 w_out_0_0
11 1
.names ins r_out_1_0 w_out_1_0
1- 1
-1 1
.names r_out_0_0 w_in_0_0
1 1
.names r_out_1_0 w_in_0_1
1 1
.names ins w_in_1_0
1 1
.names r_out_1_0 w_in_1_1
1 1
.end

Answer 1

BLIF文件格式不支持具有异步重置的存储元素。遗憾的是，您不会发布用作输入的Verilog代码，但是从您发布的内容来看，很明显您的Verilog确实包含了这样的存储元素。 （$_DFF_PN0_是一个Yosys内部单元类型，用于表示具有负极性异步复位为零的正边沿触发器.Yosys只输出该单元，因为BLIF中没有相应的构造。 。）

如果您想使用BLIF输出，那么您必须避免在设计中使用异步重置。 Yosys在这里没有什么可以做的，因为这是BLIF文件格式的限制。

如果您不想更改HDL代码，但可以将异步重置转换为同步重置，那么您只需在运行techmap -map +/adff2dff.v后运行proc。