在没有完全合成的情况下，在Vivado中对VHDL进行语法检查的最简单方法是什么？
有时我会同时编写许多相互关联的模块，并希望快速找到命名错误，缺少分号，端口遗漏等。我读过的建议是运行综合，但这需要比我更长的时间只需要语法检查。我发现语法错误通常会导致合成在第一分钟左右中止，因此我的解决方法是运行综合并在大约一分钟后手动中止。
答案 0 :(得分：3)
在Vivado Tcl控制台窗口中，check_syntax命令执行快速语法检查，捕获拼写错误，缺少分号等。
答案 1 :(得分：1)
Vivado在合成之前提供了详细说明。这是y综合的轻量级版本，只需读取所有源代码并基于语言创建设计模型，无需优化和转换。
在许多情况下，每个文件的纯语法检查是不够的。您还想知道是否存在某些标识符以及类型是否匹配。因此，需要进行详细说明。
（如果你从未听说过这一步：VHDL编译有两个步骤：分析和精化。想一想像ANSI C中的链接一样。）