用VHDL实现FPGA上的LUT

Question

我正在尝试将LUT用作PDL的形式。这是一个例子：

基本上，线越长，延迟越大。无论如何，当我在VHDL中实现它时，这是一个片段：

case index is
when "000" => o <= '0';
when "001" => o <= '1';
when "010" => o <= '0';
when "011" => o <= '1';
when "100" => o <= '0';
when "101" => o <= '1';
when "110" => o <= '0';
when "111" => o <= '1';
end case;

编译器删除了所有不必要的逻辑。我可以禁用编译器，还是以其他方式使其工作？

我在使用Quartus 9.1并使用ALtera的DE2-70板。