Verilog Force - 发布

Question

在verilog中释放信号之前强制信号两次是否可以？如下所示，

initial begin
  force top.dut.xyz.abc.dout = 1;
  #5ns;
  force top.dut.xyz.abc.dout = 0;
  #5ns;
  release top.dut.xyz.abc.dout = 0;
end

当我们最终释放它时会释放哪种力量？

谢谢， 巴德里

Answer 1

一次只有一个力对信号有效。在你的情况下，第二个力将replace在'5ns'中的第一个力。 release将完全释放信号。

Answer 2

在连续的力量中，最后一个是有效的，释放命令释放最后一个力量