未能在verilog中释放强制注册

Question

我的强迫问题，我无法释放我为我的注册设置的力量。我使用的发布代码是否被错误编码？

我的测试台中的强制编码： 注意ram是一个reg

initial begin
#41     force   test.P2.ram[001][1] = 'b0;
#5      release test.P2.ram[001][1];
end 

但是我得到的结果就是这个

它应该从'b0释放值，但它不会。

Answer 1

Verilog和SystemVerilog LRM不允许force对打包数组（向量）进行位选择。一些工具已得到增强，允许这样做，但我猜他们没有同时增强release。试试

 release test.P2.ram[001];

我也会尝试在发布后明确将该位设置为1'b1，以确保该位保持为0并不是巧合。