我可以在verilog中为多维数组元素分配变量吗？

Question

我可以在Verilog中分配这样的内容：

reg [4:0] synd[0:4]={s0,s1,s2,s3,s4};//s0,s1,s2....s4 are 5 bit values.

此外，在从“always”块内部访问此数组时，我应该仅将其引用为snd的synd [0]，依此类推？