如何在verilog中为输出数组赋值

Question

所以，我有一个LED [7：0]，我有一个循环，循环7次，所以我尝试做这个任务

for(i=0;i<=7;i++)
  LED[i] = (some logics)

这只是给我错误：赋值左侧的对象必须有一个可变数据类型“？

但如果我这样编程：

LED[0] = ...
LED[1] = ...
   .
   .
   .

它有效，我正在使用Quarts II Verilog，所以，这一直困扰着我一整天......非常感谢你们

Answer 1

对于该逻辑，您可能希望使用进行生成循环：

generate
   for (i=0; i<8; i=i+1) begin : led_loop
      assign LED[i] = (some logic);
   end 
endgenerate