在Verilog中为wire分配实际值

Question

您好我有一个简单的verilog语句，我想使用assign语句将真实网络中的值传输到连线。但是，我在＆＃34; x＆＃34;无论实际变量的值如何，所有时间都是如此。以下是示例代码的快照，其值在时间零点处注释：

QN是一个连线，而real_QN是真实的。

为什么QN在＆＃34; x＆＃34;即使real_QN在＆＃34; 0＆＃34; ？

Answer 1

因此，作为参考，“真实”类型不可合成。只提到它因为它可能是相关的。因此，该解决方案也不可合成。但它应该在模拟中起作用。在这种情况下，您不能只将一个分配给另一个。但是有一个功能可以帮到你。

real someReal;
reg  [63:1]someReg;

initial begin

someReal = 21.0 ;
$display("someReal---->%f",someReal);
$display("someReg---->%b",someReg);
#1

someReg = $realtobits(someReal);
$display("someReg---->%b",someReg);

如果这对您不起作用，请告诉我。