verilog中的线方程

Question

如果说我有以下电线设置，电线分配是否全部有效？

wire[3:1] w;
wire w1;
wire [1:0] w2;

A) w1 = w[2];    
B) w2 = w[1:0];  
C) w2 = w[1:2];

我猜这一切都是有效的......

Answer 1

不要猜。尝试自己编译代码。 A和B是合法的语法。 C是非法的语法，根据我尝试的模拟器（VCS和NC-Verilog），假设你的意思是：

assign w2 = w[1:2];

编译错误消息将类似于“非法部件选择范围”。

在IEEE Verilog标准（Std 1364-2005）第5.2.1节“向量位选择和部分选择寻址”中，声明第1个数字必须寻址比第2个数字更重要的位。