常规电线和电线之间的Verilog差异[] +变量名前面的周期

Question

我有两个关于Verilog HDL的问题。

1. 常规wire和wire[31:0]之间有什么区别？
2. 变量前面有一段时间是什么意思？ （例如 .clk (clk 0)）

Answer 1

对于第一个问题，

wire a;  //a is one bit.
wire [31:0] a;  //a is 32 bit.

至于第二个问题，它是实例化主模块中的子模块的方式。假设您有以下模块，

module arith(
    A,
    B
    );

并且您希望在顶层模块中实例化它。然后，

arith uut1 (
        .A(A_in_topmodule), 
        .B(B_in_topmodule)
    );

详细阅读Verilog here中的各种实例化方法。