如何连接顶部模块的线信号和其他模块的输出信号

时间:2015-02-24 05:10:42

标签: verilog

代码如下:

module abc(a,b,c...);
  inout [15:0] a;
endmodule

module top;
   wire [15:0] data_a;
endmodule

如何在顶层模块的线路信号data_a和其他模块的inout信号a之间建立连接,以便data_a的任何变化都反映在inout端口?

2 个答案:

答案 0 :(得分:0)

本质上的输入端口与输出端口或输入端口没有区别。在实例化模块时,可以将inout端口直接连接到线路。

在顶层模块中,在声明data_a连线后,写下:

abc abc_inst (
...
.a(data_a)
);

答案 1 :(得分:0)

how to instantiate module上有一个非常详细的答案,它展示了如何在模块之间建立连接。

Inouts没有什么不同,实例化模块并连接top内的电线。

module abc(a,b,c...);
  inout [15:0] a;
endmodule

module top;
   wire [15:0] data_a;
   abc u_abs(            //module instance
     .a( data_a )        //port connections
   );
endmodule