包含的{iverilog语法？

Question

我试图在我的主文件（cpu.v）中包含一个Verilog文件（alu.v）。两个文件都在同一目录中。

'include "alu.v"

 module cpu();
 ...
 ...
 endmodule

当我尝试编译它时，我收到以下错误。

cpu.v:1 syntax error
I give up

我不知道include语句是如何错误的。我确定我的语法正确如here所示。

Answer 1

不要这么肯定！证明你弄乱了什么，它不起作用。

Verilog中的预处理程序指令以 back-tick （`）开头，而不是撇号（'）。

尝试：

`include "alu.v"

而不是：

'include "alu.v"